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最佳答案:很简单啊,sam就是个类似c里面的函数啊随便输入一个三位向量a输出三位向量m(向量可以类比c中的数组)M0=a0与a1或a1M1=a2与a0或a0M2=a1与a
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最佳答案:错了,你的M,N是输出端口,在VHDL中不能被用来赋值,你可以用信号来代替M,N!不过你的逻辑是没有错,只是对VHDL了解还不够深,多多加油啊!
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最佳答案:CNT1可能是一个多位宽的数据,将其所有位都赋为1定义了一个多位宽数据:singal cnt1:std_logic_vector(3 downto 0)下面对他
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最佳答案:你的常量前边都没有定义啊要在前边加上CONSTANT sftl : std_logic_vector(2 DOWNTO 0) := "000";同样 sftr等
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最佳答案:没出现过 不过 警告一般可以忽略
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最佳答案:CLK频率改变可以用计数器实现,如下current_sta就是五位的计数器,计数到“11111”就是进行64分频,clk_s就是你需要的频率,其值=CLK/64
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最佳答案:那个不是VHDL语言,那是verilog语言,那两个数字代表着寄存器的数据宽度是3到0,也就是4位宽的