module light ( clk1，light );
input clk1;
output reg [7:0] light;
parameter len =4'b0111;
wire banner;
wire clk;
wire clk2;
这后面还有吧应该。。最后记得写endmodule
求一段简单的VHDL翻译成Verilog 如下 --********************
module light ( clk1，light );
input clk1;
output reg [7:0] light;
parameter len =4'b0111;
wire banner;
wire clk;
wire clk2;
这后面还有吧应该。。最后记得写endmodule