eg [3:0] a; reg [3:0] b; reg [3:0] c; 你那样写是不是会认为b和c是1位的。 我不知道我说的对不对，好久没碰verilog了
请教一个verilog的语法错误
1个回答
相关问题
-
请教一个句子是否有语法错误not only does LiMing love Chinese,
-
请教一个关于which的语法问题.
-
请教一个关于which的英语语法问题
-
用verilog 语言描述一个二进制的位数
-
请教这句话有没有语法错误?如果有,该如何改?
-
.0328(3)请教一个句子语法,谢谢zzzzzzzzzzzzz
-
verilog 中编译错误：port must be connected to a structural net exp
-
请教一个英语语法问题,is和does的用法
-
according to as stated by sb.这句话有语法错误吗,请教大侠们!
-
请教语法高手3道语法题-------------------------------------------------