首先你的输出没有定义reg这样仿真肯定不过,其次你用for语句不可综合,应该改成
if（bindex==4）
bindex=0;
else
begin
bindex
求助关于verilog硬件语言的仿真测试向量段module kk(a2,a1,a0,b2,b1,b0,p5,p4,p3,
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