ow_cnt的值等于ROW_NUM,并且append_log的bit30为0,append_log的bit31为1,才满足if条件.这时row_add_en这个寄存器输出变成1.
当然在数字电路中if中条件都是用与门和非门组成.
verilog语句理解问题reg [11:0]row_cntreg [31:0]append_log[11:0]R
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