Question

有关 Veriog 中一个语法问题

Answer 1

这两个d1其实是一个东西

这么写就行：

module X3_5(clk,din,d1,dout);

input clk;

input [7:0]din;

input reg [7:0]d1;

output reg [7:0]dout;

always @(negedge clk)begin

d1