求把VHDL的一句翻译成verilog 语句

1个回答

  • 2500的二进制数是1001 1100 0100，12位，

    所以可以这么定义comp:

    reg [11:0] comp;

    然后在程序中判断comp是否达到了2500，也即1001 1100 0100

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